招聘简章
Recruitment Guide
查看详情
1. 参与或主导CPU核心微架构设计和RTL开发，主要方向为vector/matrix。
2. 编写可综合的SystemVerilog/Verilog代码，完成模块级仿真验证，保证设计的功能正确性；
3. 配合验证团队完成单元级/子系统级功能验证，定位并修复设计缺陷；
4. 配合后端团队完成时序收敛、面积功耗优化等物理实现相关工作，参与DFT、时序约束的制定与调试；
5. 参与架构预研与技术调研，跟踪业界CPU微架构（如RISC-V、ARM、x86）前沿技术发展；
6. 编写设计文档及相关技术资料。
1. 计算机、微电子、集成电路、电子工程等相关专业，硕士及以上学历应届毕业生；
2. 熟悉计算机体系结构基础知识，包括流水线、Cache一致性、存储层次、指令集架构（RISC-V/ARM/x86任一）等；
3. 具备数字逻辑设计基础，熟练掌握Verilog/SystemVerilog编程，具备可综合RTL代码编写能力；
4. 熟悉常用EDA仿真工具（如VCS、Verdi、DC等）及基本的时序、综合概念；
5. 具备良好的逻辑思维能力和问题分析能力，能够独立阅读英文技术文档；
6. 具备较强的学习能力、责任心和团队协作精神；
7. 有CPU、GPU、DSP或其他复杂SoC相关流片项目经验、论文发表经验者优先；
8. 具备 AI芯片加速指令集设计经验, 大模型部署架构理解或跨领域 (芯片+AI/编译器)协作经验者优先；
9. 熟悉C++/Gem5 建模优先。